近日，广东工业大学集成电路学院郭春炳教授团队创新性地提出一种电荷分享消除技术，并成功研制出新型高性能欠采样斩波锁相环（SS-CPLL）。相关研究成果发表于《IEEE固态电路杂志》（IEEE Journal of Solid-State Circuits）。
论文第一作者、广东工业大学集成电路学院博士研究生孔祥键指出，在高速度通信（如 5G/6G）、高带宽数据转换器以及毫米波无线技术迅猛发展的当下，超低抖动和低带内噪声的频率合成器成为高性能芯片设计的关键挑战。传统的电荷泵锁相环和欠采样锁相环在先进互补金属氧化物半导体（CMOS）工艺中，面临严重的闪烁噪声（1/f噪声）问题。特别是在亚1V低电压供电条件下，短沟道器件的噪声特性对频率合成器的抖动性能产生严重限制。
为攻克这一难题，郭春炳团队提出电荷分享消除技术，并成功研发出新型高性能欠采样斩波锁相环。该技术引入创新的斩波电荷泵架构，通过输入输出双重斩波调制，将电荷泵的闪烁噪声有效搬移至高频。同时，结合物理层面的四路径电荷分享消除策略，利用运算放大器（OTA）预充电机制，解决了斩波过程中固有的电荷扰动问题。
研究结果显示，这一创新设计成效显著，不仅成功将带内相位噪声大幅降低约15dB，还在不增加参考杂散的情况下，显著提升了系统的频率稳定性。
此外，团队还配套设计了一款高摆幅class-C/F2电压控制振荡器。该振荡器采用差模与共模阻抗调谐策略，进一步优化了带外噪声，实现了功耗与噪声性能的完美平衡。测试数据表明，在65-nm CMOS工艺下，该SS-CPLL芯片实现了49.9fs的极低集成抖动，带内相位噪声在1-kHz偏移下低至-111.9dBc/Hz，品质因数达到-257.1dB，而总功耗仅为7.8mW。
在实际应用中，该芯片展现出卓越性能，可广泛应用于下一代高性能无线通信基站、雷达感知系统以及超高速数据链路等领域，为我国自研高性能时钟芯片提供了关键技术支撑。同时为先进工艺下的闪烁噪声抑制提供了创新方案，也为低功耗、超低抖动频率合成技术的发展开辟了新路径。
相关论文信息：https://doi.org/10.1109/JSSC.2025.3532504
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